去耦合会对电磁兼容产生什么影响

本文通过PDN阻抗、SSN和EMC之间的关系可以通过实际案例得到证实。

在考虑配电网(PDN)阻抗与同时开关噪声(SSN)和电磁兼容性(EMC)之间的关系时，了解去耦的影响非常重要。如果一个PCB的功率完整性或去耦特性较差，例如高PDN阻抗，SSN和EMC就会出现问题。本文将通过实际案例来确认PCB的PDN阻抗、SSN和EMC之间的关系。

分析和结果

测试的原型是以下两个版本:FPGA，由晶体振荡器提供外部50MHz参考；有三个主要接口:DDR2SDRAM，速率为350MHz，ADC数据总线为150MHz，以太网为100MHz。所有这些部件都由1.8V降压转换器供电。去耦合(包括PCB重叠和电容)对SSN和EMC的影响可以通过表1中列出的测试案例来理解。

在测试案例1中，原型PCB包括四个信号层和一个接地层，以及连接到PCB上的16个0.1μF去耦电容器的+1.8V电源引脚。在测试案例2中，原型PCB包括四个信号层和三个接地层，以及连接到PCB上的25个0.1μF去耦电容器的+1.8V电源引脚。

表1.对SSN和EMC影响PCB去耦合的测试案例进行研究

从图1的PDN阻抗曲线可以看出(利用mentorGraphyperlynx软件分析后期布局的功率完整性)。与测试案例1相比，测试案例2的电网具有更好的去耦条件，因此在宽带范围内具有更低的阻抗。0.1μF的电容器将影响中低频段(400mHz)。此外，当频率高于400mHz时，接地层的平面电容器会产生影响。与测试案例1相比，测试案例2有更多的去耦电容器和接地层，因此PDN阻抗性较低。

图1.PDN阻抗图

然后，在两个测试案例中，当频率跨越30MHz到1000MHz时，比较+1.8V的功率频谱（通过交流耦合探测使用频谱分析仪）。参见图2b中所示的测试案例2的频谱。观察到的杂散主要是由晶体振荡器（50MHz基频）、DDR2SDRAM（350MHz基频）、ADC数据总线（150MHz基频）和以太网（100MHz基频）之间的谐波引起的。在图2A中所示的测试案例1中，由于去耦合性能差，在光谱上有杂散，其功率最高。

PDN阻抗阻抗和晶体振荡器瞬态电流的相互作用，以及IC输出缓冲器（即SSN）在特定频率上同时开关或切换，共同产生电网噪声。通过改善去耦合和降低功率阻抗，可以抑制SSN和频率杂散。